先进IC芯片BEOL的热瓶颈

Mitigating the thermal bottleneck in advanced interconnects. Zsolt Tokei, Herman Oprins, Melina Lofrano, Xinyue Chang[J]. Chip Scale Review. 2023, 27(5): 43-48

Lofrano M, Oprins H, Chang X, et al. Towards accurate temperature prediction in BEOL for reliability assessment[C]//2023 IEEE International Reliability Physics Symposium (IRPS). IEEE, 2023: 1-7.

Chang X, Oprins H, Lofrano M, et al. Calibrated fast thermal calculation and experimental characterization of advanced BEOL stacks[C]//2023 IEEE International Interconnect Technology Conference (IITC) and IEEE Materials for Advanced Metallization Conference (MAM)(IITC/MAM). IEEE, 2023: 1-3.

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引言-IC芯片和宽禁带器件的传热

1. 结构差异：GaN HEMT这种器件的结构是很固定的，AlGaN势垒层+GaN缓冲层+AlGaN/AlN过渡层+Si/SiC/金刚石衬底层+Die Attach+封装，不同的器件可能厚度、界面热阻或者过渡层不同，但大体都满足同样的结构。所以很容易抽出来里面的一些通用的基础性问题，弄清楚了就可以推广到其他批次的器件了。但对于IC芯片尤其是3DIC，不同芯片的工艺、堆叠方式、走线好像都有很大的区别.. 做得和某一款实际IC一模一样，就变成类似什么的流水线工作了，微电子领域的很多文章是这样的；但是抽出来一些太简单的模型分析里面的问题，比如几层的热源分布优化，希望得到一些通用性的结论，很可能直接把主要矛盾简化没了，传热领域的很多文章是这样的。在保证主要矛盾不发生改变的情况下抽象出里面的基础性问题，我觉得可能实际做一些工作可能会有一些灵感，现在我还不太清楚里面的key issue是什么..

2. 热源差异：产热有两点，一个是管子内的分布，一个是整体的分布。首先，WBG器件是作为分立器件使用在电路中的，因此虽然把它封装起来引出几个端子也会被叫作WBG芯片，但是里面往往就几十根到上百根晶体管，而且这些晶体管都是成阵列排布的，他们起到的功能相当于按比例放大器件的性能，每根管子中的产热分布都是一样的。这个尺度我们可以通过求解物理场方程，获得产热分布后输入到有限元或者跨尺度玻尔兹曼方程求解器中，得到器件或者包括外层封装的整颗芯片的温度场。但是对于IC芯片，最简单的芯片也有几十到上百万个晶体管，没有办法拿到每一根晶体管内部的产热分布。同时，由于IC芯片都是用于逻辑信号处理，不同区域的发热是不一样的，不同工作条件下发热的区域也能也会发生改变。这时候如果不是把整个Die都当作一个均匀热源来考虑，就需要通过EDA工具把每个元件当作一个黑盒求解电路方程，得到整个电路的行为，然后分析每个晶体管或者单元在不同工作状态下的静态功耗和动态功耗，得到整个芯片的功耗分布图（Powermap）。根据powermap可以识别热点区域，对设计进行调整，比如改变布局、调整热源网络等等，来降低功耗或者改善热分布，也可以导入到有限元模型中求解温度场或者做一些多物理场仿真。

3. 实验表征：多栅HEMT中单根晶体管的热点尺度大概就是200nm左右，这种亚微米级别的热点是可以测的，比如通过紫外光的热反射成像。但是对于先进制程的IC芯片，亚微米的实验测试只能探测到某个区域的热点。目前对于晶体管的温度，主要还是依靠电学方法的间接测量。

这篇博客主要是因为看到了一篇来自于IMEC的Thermal Modeling and Characterization Team关于BEOL热瓶颈和热仿真框架的介绍性文章，对BEOL有了些兴趣，翻了翻他们发表的和引用的其他文章。这个Team的Leader是Herman Oprins，这里做得工作还是比较好看

The Thermal Modeling and Characterization team’s R&D activities focus on the understanding of the thermal behavior and cooling needs in electronic systems. We have the ambition to study these aspects at all relevant length scales ranging from the device level (nm) all the way to the system level, for a very wide range of applications such as advanced packaging, 3D stacking technology, nano-interconnect, silicon photonics, scaled transistors, RF and GaN. To support the imec technology programs and projects, we characterize the thermal performance of new technologies, improve the thermal design and develop novel, integrated cooling solutions, using a combination of numerical modeling (Monte Carlo BTE, FEM, CFD) and experimental thermal characterization techniques.

IC芯片的传热

基本结构

一个IC芯片大致可以分为三个区域，最下层是在硅片上光刻出的晶体管区域，这些互联的晶体管实现对输入的电信号执行逻辑处理，这部分在硅片上制备晶体管（刻出源、漏、栅...）的过程，叫作前道工艺（Front End of Line, FEOL）。电信号要能够从晶体管的特定位置进入进出，因此需要建立若干层的导电金属线（一般选用铜）实现晶体管区域与外部电路互联的接口，这部分流程叫作后道工艺（Back End of Line, BEOL）。BEOL通常具有非常复杂的布线方案，用于分配时钟和其他信号、提供电源和接地以及在晶体管之间传输电信号。再之后，我们要把这颗芯片接入外部的电路以真正通电，这就到封装的范畴了。简单一点的芯片，可以通过比如引线键合等技术，通过引线实现芯片与基板间的电气互连；复杂一点就会像我们的CPU一样做出成阵列的触角，比如常见的Intel的CPU都采用了LGA（Land Grid Array, 平面网格阵列封装）。

传热基本图像

芯片中的热量主要是由FEOL的晶体管部分产生的，晶体管在执行逻辑运算时会产生热量。为什么晶体管会发热，之前的博客 Power Dissipation Odyssey 里详细地介绍过。目前逻辑单元的功耗约为10W/mm²（作为对比，GaN HEMT中2DEG的局域发热功率可以达到400W/mm²，Die-level的发热功率可以达到10W/mm²。白炽灯最中心灯丝的功率密度大概是几十到上百瓦特每平方厘米，芯片的功率密度比它大两到三个数量级）。下面这张图是我们装机的时的典型场景，在CPU上面涂上热界面材料（TIM），一般就是导热硅脂，然后在上面扣上一个含有多个用于增大散热面积的肋片的风冷散热器。把这个结构示意成模型，就是右边这幅图。在传统的单颗芯片封装中，热量直接从晶体管区域的硅衬底中导出，热量有足够的空间扩展出来，最后通过TIM导出到风冷或者水冷热沉上。在这种情况下，只有很小的一部分热流会通过BEOL层经由焊锡凸点从下面的基板上流出，BEOL在芯片传热中的影响并不是很大。

但是对于3D堆叠芯片，为了提升互联密度并减小互联长度以增加带宽和减小芯片间的信号传输延迟，多颗芯片通过硅通孔（TSV）和微凸点（Microbump）相连，Die中的TSV也会对热量的扩展造成阻碍，另外BEOL金属互连层和微凸点直接拦在了Die的传热路径中。此时，BEOL的叠层热阻会对传热造成很大的阻碍。另一方面，电流流经BEOL中的金属互连线时本身会产生焦耳热。同时，随着芯片技术节点的逐渐减小，在FEOL中晶体管特征尺寸减小的同时，BEOL的尺寸也在减小——导致了更小的金属间距和更小的金属线截面积，这会使得热量传输愈发困难。布线空间变小以及RC延迟增加已成为进一步缩减芯片互联尺寸的瓶颈，这使得集成电路领域对BEOL的热阻越来越关注。

BEOL的热瓶颈

基本结构

BEOL简单来说，就是很多层叠起来的薄膜。每一层中都包含有大量用于传输信号的金属互联线，互联线的周围用用low-k低介电系数绝缘材料填充，以降低金属线间的寄生电容，从而降低信号传输的延迟。每一层的互联线通过某些位置上填充金属的通孔结构（也就是垂直金属线）在垂直方向上相互连接。横着的金属互联，我们叫作Line；竖着的金属互联，我们叫作Via。金属一般为Cu，现在行业也在考虑用Co和Ru等其他金属来替换掉Cu。不同层中互联线的功能和排布会有所不同，层的类型包括局部互连线（Mx）、中间互连线（My）和（半）全局互连线（Mz）等。BEOL结构总的层数可以多达15层，其中Mx层数在3到6层之间。在先进的制程节点中，每一层的厚度取决于金属层的顺序和其在堆栈中的作用，从几百纳米到一微米不等。通常，靠近晶体管层的金属层（较低层）可能会更薄一些，用于精细的信号传输，而远离晶体管层的金属层（较高层）一般会更厚，用于电源分配或长距离的信号传输。下面这张图是一个十层BEOL的SEM（扫描电子显微镜）表征截面。 金属互联填充均为Cu，其中1x 和 2x 层中塞在Cu之间的绝缘材料为SiCOH（氧化碳硅），6x 层中的绝缘材料为FTEOS（氟化四乙氧基硅烷）。

在IC制造构造BEOL形成Cu金属互联的流程，是先沉积出整层绝缘材料，接下来刻蚀出来用于形成line或者vias的凹槽，然后往里填入金属形成互联。这部分主要采用的工艺为大马士革工艺（Damascene），名称来源于古代制造装饰性剑刃的工艺，因为它同样涉及到层叠和刻蚀的步骤。大马士革工艺主要分为两种类型：单大马士革工艺和双大马士革工艺。

在单大马士革工艺中，line和vias是分开制造的。首先，通过光刻和刻蚀工艺，在绝缘材料上形成线路或vias的模式。如果是形成线路，就刻蚀线路的模式；如果是形成vias，就刻蚀vias的模式。整个过程开始于绝缘层的光刻，使用光掩模定义出预期的线路图案。然后通过刻蚀步骤移除多余的绝缘材料，形成线路或vias的凹槽。最后，通过电化学沉积填充铜或其他导电材料，形成所需的电路连接。一旦填充完成，化学机械抛光（CMP）被用来平滑表面并去除多余的金属，确保每一层的整洁和均匀。

在双大马士革工艺中，line和vias是同时制造的。这种方法在同一个工艺循环中结合了vias和线路的形成，通过光刻和刻蚀在绝缘材料中同时形成线路和vias的模式，进一步提高了生产效率。在这个过程中，首先刻蚀出vias的形状，接着刻蚀出线路的路径，最后将铜沉积进刻蚀形成的图案中。这时候我们只需要一次填充过程，而不是两次。双大马士革工艺减少了生产步骤，同时也减轻了制造过程中可能引入的缺陷。

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传热建模

上节提过了，BEOL由多层结构组成， 每层中包含许多横线排布的金属互连线line；每两层之间通过纵向的金属互连线vias连接，这些线路一般都是由Cu填充的。非金属互连线的区域，就是用绝缘材料比如SiCOH进行填充。一般大家在建模的时候，会指定每层的line area和via area，分别是line和via在各层中占据的比例，剩下的部分就由绝缘材料填充。

由于金属互联线的导热性远远高于包围着它的绝缘材料，因此不同层间金属互联线的连通性对传热有着很大的影响，因为这相当于决定了导热通路是怎么样的。因此在划分BEOL类型的时候，一般是根据垂直互联线连通性来划分不同的BEOL结构的。一般来说，BEOL堆栈有三种原型互联方式。第一种我们叫作 stacked-via 堆叠通孔，就是很多个vias在同一位置垂直贯通所有的层；第二种叫作 connected-staggered via 交错互联通孔，就是vias并不是在同一个位置垂直贯通所有的层，但是通过横向互联线的连接，还是形成了由最顶层到最底层连续的金属线导热通路；第三种叫作 isolated via 隔离通孔，就是不同的via在不同的位置，且并没有连接成连续的金属导热通路，相当于每两层之间的传热是断开的（我比较好奇这种情况在实际中是否存在，大家都互相隔离了电信号该怎么传输呢..？）。

不同情况的热阻是很直观的，隔离通孔 >> 交错互联孔 >> 堆叠通孔，且BEOL叠层的热阻随着via密度的增加显著下降。对于包含连续导热通路的堆叠通孔和交错互联通孔，叠层热阻基本只是via密度的函数，与line密度基本无关；但是对于隔离通孔，line密度也会对热阻产生显著影响。这也是容易理解的，对于互联的情况，热量主要通过金属导热通路传导，因此这时via的密度直接决定了导热通路的数量；而对于非互联的情况，没有这样的导热通路，热量近似于是从上到下沿整个平面传导的，增大line密度相当于增大了材料的热导率。

再复杂一点，就可以在不同的line密度和via密度下，随机生成一些叠层的结构，然后丢进有限元里仿真就好了。最后算出来各种情况下的热阻，基于简单的一些结构模型，拟合一下修正系数，就可以得到一个通用性的热阻模型。

然后按部就班的分析一些规律，分析一些结构的影响，找到热阻最大的地方，做一些优化.. 对于实际情况的结构，也可以分析一下各种参数的影响，比如参数化分析一下绝缘材料热导率的影响，参数化一下某种结构比如air gap的影响，冷却方式的影响，金属线截面面积的影响等等等等.. 最后分析一下实际结构各层的热阻占比，发现了一些规律，然后针对实际工艺可能实现的范围，做一些调整和优化.. 工科的工作不管针对什么问题反正都是这么一套往下堆人去做就行了，唯一的区别就是对象不同，攒一个大飞机还是一个芯片没有什么本质区别...

IMEC的跨尺度模拟

在BEOL这种结构的仿真里，金属互连线都是10nm截面宽度左右的有限长度纳米线，而且当via和line的截面积不同的时候，这时候还会发生声子的约束导热过程，在这种情况下边界散射引起的弹道输运对传热的影响是很大的。IMEC说的是提出了一种跨尺度的热仿真方案。其实就是大家都知道的方案，用DFT算出电子和声子的基本属性，包括色散和弛豫时间。然后用蒙特卡洛模拟求解结构的玻尔兹曼方程来考虑尺寸效应，算出结构的等效热导率。对于绝缘材料，可以用实验测出来热导率。最后有限元+等效热导率，做一个结构的整体宏观仿真，然后通过实验测试校准一下使用的参数，分析各层互联结构的热阻占比。

但我还是比较怀疑这种方式的可靠性的，尤其是蒙特卡洛模拟计算结构的等效热导率的时候。因为纳米结构的等效热导率并不仅仅是几何尺寸的函数，和加热方式、边界条件都是直接强相关的。两根纳米线垂直约束连接起来的情况感觉和分别考虑两根纳米线的等效热导率的情况应该不太一样。而且这种用两个侧面黑体热沉算出来的等效热导率，和从上到下的加热导致的等效热导率，应该完全不同.. 后续或许可以分析一下这个问题。

Y.C. Hua, B.Y. Cao. The effective thermal conductivity of ballistic–diffusive heat conduction in nanostructures with internal heat source. International Journal of Heat and Mass Transfer, 2016, 92: 995-1003

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