弹道声子加剧晶体管失效

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2024-07-17

晶体管

弹道声子加剧晶体管失效

Wang Y, Cheung K P, Oates A, et al. Ballistic phonon enhanced NBTI[C]//2007 IEEE International Reliability Physics Symposium Proceedings. 45th Annual. IEEE, 2007: 258-263.

一篇2007年的老文章了，作者来自于美国罗格斯大学电子与计算机工程系、台积电、以及美国杰尔系统有限公司，作者对器件、芯片、以及声子输运的讨论比较深入。全篇的 “温度” 都用了引号，我觉得很恰当。因为非平衡下温度的定义和宏观时是不一样的，那么直接把这个温度代入比如可靠性公式中是不是合理的呢？过了将近二十年，主要是所用的方法越来越复杂了，针对某些特定结构有了更清晰的结论，但本质上也没有什么更多的认识。这篇文章用实验间接研究了声子弹道输运导致的热点“温度”增加对晶体管可靠性的影响。

文章对一个亚百纳米的晶体管进行了实验，晶体管的功耗约为1mW。基于热扩散模型，这个晶体管的温升仅会有几度。然而，根据文章的实验结果反推，晶体管漏结处的”等效温度“（基于对晶体管可靠性的影响反推定义）远超过100℃。此外，由于实际最高“温度”应该还会高于估计的“等效温度”，因此漏结处的“温度”很可能超过200℃。不过这些分析全部都是间接的，是不是有什么其他机制，或者换一套解释也许也能自圆其说。不过认为弹道输运存在再去构建或修正其他参数，总之也是一个合理的方案

楔子

CMOS

下图展示了一个由P型晶体管（上方）和N型晶体管（下方）组成的数字电路CMOS反相器。左侧栅压作为这个系统的输入，右侧的漏极电压是这个系统的输出。这个系统可以在数字电路中实现逻辑非。当输入高电平时，输出低电平；输入低电平时，输出高电平。具体实现的原理如下：

P型晶体管：空穴导电，栅压低于阈值电压（Vth）时（即输入低电平），沟道导通。P型晶体管的源极接高电平，漏极接输出端。
N型晶体管：电子导电，栅压高于阈值电压时（即输入高电平），沟道导通。N型晶体管的源极接低电平，漏极也接输出端。

工作机制如下：

输入高电平时：输入栅压（Gate）为高电平，此时N型晶体管导通，P型晶体管关闭。输出端和下方的低电平构成通路，输出为低电平。
输入低电平时：输入栅压（Gate）为低电平，此时P型晶体管导通，N型晶体管关闭。输出端和上方的高电平构成通路，输出为高电平。

传输特性曲线

从CMOS介绍中可以看到，通过栅压实现逻辑控制，这里涉及到了阈值电压的概念。阈值电压是指晶体管开始导通的栅极门槛电压。当栅极电压达到或超过这个特定电压时，MOSFET（包括PMOS和NMOS）中的沟道开始形成，允许电流从漏极流向源极。在P型晶体管中，当栅压低于阈值电压时，晶体管导通；在N型晶体管中，当栅压高于阈值电压时，晶体管导通。在描述晶体管直流DC特性时，我们经常会绘制不同栅压下器件的漏极电流随漏极电压的变化（如下左图所示）。而为了直观地描述栅压对晶体管的控制情况，也会绘制某一漏极电压下，漏极电流随栅压的变化情况（如下右图所示）。

在CMOS中，导通的晶体管工作在右图的阈值以上区（Above Threshold Region），不导通的晶体管通常处于截止区或亚阈值区，对应图中的左侧部分。

在亚阈值区，栅压低于阈值电压，漏极电流很小，但不完全为零。晶体管在亚阈值区处于弱导通状态，即漏极电流非常微弱，不足以驱动负载或产生明显的输出信号。但在一些低功耗应用中，亚阈值区也会操作被利用来实现极低功耗的逻辑电路。
在截止区，栅极电压远低于阈值电压，漏极电流几乎为零。晶体管完全关闭，几乎没有电流通过，类似于一个开关断开的状态。在CMOS电路中，当一个晶体管不工作时（即处于“关”状态），它通常在截止区。这个状态下，晶体管对电路的其他部分没有影响，也不消耗功率。

在CMOS中，晶体管在工作时通常会在最左侧的截止区和最右侧的导通区之间来回切换，这种切换时间就是反转时间（switching time）。反转时间对电路的性能有重要影响，通常希望反转时间越短越好，以实现更快的电路速度。同时，在反转时也会产生开关功耗和短路功耗。开关功耗指的是电路在开关过程中对输出节点的负载电容充放电所消耗的功耗，短路功耗指的是由于输入电压并不是理想的阶跃信号，有一定的上升和下降时间，导致某些变化时刻两个管都导通，所引起的电源到地的直流导通功耗。

结合右图，我们可以把切换速度和功耗直观地联系到传输特性曲线的形状与位置上。曲线从亚阈值区到阈值以上区的斜率越陡，意味着晶体管在阈值电压附近的导通速度越快。这个斜率通常称为“亚阈值摆幅”（Subthreshold Swing）。更陡的斜率表示较小的亚阈值摆幅（S），更快的切换速度。曲线越靠左（即阈值电压越低），意味着在较低的栅极电压下晶体管就能导通，这有助于降低功耗和提高切换速度。认识到了这一点之后，就比较容易理解和接受晶体管的可靠性问题对性能的影响了。

NBTI

NBTI（Negative-bias temperature instability），负偏置温度不稳定性，是影响 MOSFET 可靠性的一个重要问题。NBTI是半导体器件，特别是PMOS晶体管在负偏压和高温条件下长期工作时，阈值电压随时间增加的现象。这种效应在现代集成电路中尤其显著，因为器件尺寸不断缩小，工作电压降低，使得对性能和可靠性的要求更高。从下图可以看到，在发生 NBTI 后，阈值电压增加，曲线向右发生了偏移，而且斜率变平，这使得切换速度变慢同时功耗增加：

晶体管：阈值电压升高，使得晶体管从截断状态切换到导通状态所需的时间增加，降低了开关速度；阈值电压升高也会导致P型晶体管的泄漏电流增加，同时为了补偿开关速度的降低，可能需要提高工作电压，这会增加功耗；阈值电压变化导致电路逻辑电平不稳定，特别是在低电压操作下。
数字电路影响：逻辑门的延迟增加，整个电路的速度变慢；整体功耗增加，散热需求提升；计算错误率上升，特别是对于高速或高频运算的影响显著。

可以将NBTI效应形象化为一个逐渐变高的门槛。最初，PMOS晶体管的阈值电压较低，相当于一个较低的门槛，电子可以轻松通过。然而，随着时间的推移和负偏压、高温的持续作用，门槛逐渐变高，道路越来越泥泞，电子通过变得越来越困难，导致晶体管的开启速度变慢，功耗增加，性能下降。

NBTI的原理一般可以概括为以下几个方面：

界面陷阱生成：在负栅压条件下，PMOS晶体管的栅氧化层与硅衬底界面处会生成界面陷阱。这些陷阱主要由氧化层中的氢原子和硅界面原子的键断裂产生。这些界面陷阱会捕获电荷，导致阈值电压漂移。

氧化层电荷捕获：在高温条件下，氧化层中的缺陷位置会捕获电荷，这些捕获的电荷会进一步影响晶体管的阈值电压。

热应力的作用：高温会加速界面陷阱的生成和电荷捕获过程，使得NBTI效应在高温下更加显著。

研究NBTI效应的实验通常需要在受控环境下施加电应力和热应力，并定期测量晶体管的电气特性。首先，选择合适的PMOS晶体管样品，确保样品在测试前未受过电应力或热应力的影响。在施加电热应力前，测量PMOS晶体管的初始Id-Vg特性曲线，记录初始的阈值电压。持续施加设定的负栅压和高温条件一段时间，比如在125°C下施加-2V负栅压。在施加应力的不同时间点，进行Id-Vg特性测量，记录阈值电压的变化。比较不同时间点的Id-Vg特性曲线，分析阈值电压随时间的漂移情况。并绘制阈值电压漂移随时间的变化曲线，分析NBTI效应的时间依赖性。

弹道声子加剧NBTI

简介

文章的简介写的很好，这里都放上来。

根据ITRS-2005，在65nm技术节点中，高性能逻辑单元应该有25nm的物理栅长，并在45nm技术节点中减少至18nm，这些尺寸与>100nm的声子散射长度相当。当晶体管处于导通状态时，沟道载流子通过与晶格散射，在漏结处产生大量声子（即熟知的漏结加热现象）。从产生处到一个声子自由程的距离内，这些声子的传输是弹道的，其分布不处于热平衡状态。此外，计算表明，90%产生的声子是比声学声子群速度更低的LO声子（声学声子通常负责热传导）。因此，在晶体管中存在一个更低热导率以及更高能量声子密度的弹道区。对于90nm技术节点及以下的晶体管，整个晶体管甚至都被包围在这个弹道区内（图1）。此时，一个合理的问题是：这会导致什么后果？

漏结处热的耗散通常使用热扩散方程进行建模。然而，在弹道区内，热传导不能用扩散式的傅里叶导热定律来处理。Pop等人使用Boltzmann传输方程（BTE）来模拟导热过程，发现由于热传导的减弱，在漏结处形成了一个“热点”。虽然当声子分布不处于平衡状态时，温度的概念并不完全适用，但“热点”确实导致了类似高温的现象。“热点”的“温度”比基于傅里叶定律所预测的要高得多。例如，当单一晶体管工作时，其功率耗散非常小，以至于热扩散方程几乎不会预测出漏结处的温度有任何升高（注意，通常讨论的热问题涉及数百万个晶体管同时工作）。而使用BTE建模时，结果显示“温度”上升超过100℃。这种预测温度的巨大差异已经成功地被Sverdrup等人用来解释在ESD实验中观察到的二次击穿现象。换句话说，BTE预测的高“温度”导致了热失控，就像常规高温一样。

ESD实验集中在漏结温度本身。对于较长沟道长度的晶体管，这是可能唯一受影响的区域，因为计算的“热点”比弹道区小，在漏结处的热失控是验证该理论的一个良好测试。对于亚100nm技术，物理栅长与“热点”的尺寸相当，将来甚至会更小。换句话说，晶体管沟道将经历这种由于弹道声子分布不平衡而产生的“高温”。如果这导致类似高温的后果，那么所有对温度敏感的晶体管特性都可能受到影响。诸如负偏压温度不稳定性（NBTI）、时间依赖介电击穿（TDDB）等可靠性问题对温度非常敏感，这些问题可能会因这种高“温度”现象而显著恶化。在本文中，我们首次研究了弹道声子效应对可靠性的影响。

文章思路

要分析分析弹道声子传热对晶体管可靠性的影响，难点主要有以下几个。首先在基础上，晶体管内部的温度是没法测的，因此只能间接推测热点的温度是多少。需要明确地知道各种因素，比如电场、温度对可靠性的影响，才能单独分析他们各自的贡献。然而又使问题困难的是，各种失效机制很可能是同时发生的，而且他们之间还会有着依赖关系。为了能清楚地分析温度的影响，又需要使得仅有一种失效机制发生。所以这篇文章的主要思路就是，先确保晶体管内只有NBTI一种失效机制主导。作者观察到了与同时存在 NBTI 和CHC（Channel-hot-carrier）机制时不一样的晶体管电学性能退化曲线，因此认为在当前实验中只存在 NBTI 。在作者相信这一点之后，再去通过更多的间接证据，证明当前的NBTI失效的确是热效应的影响。最后，基于等效退化强度，作者间接推测了晶体管的热点温度。

P.S.， CHC 效应是指在晶体管的漏极附近，由于电场强度非常高，在高电场作用下的载流子（电子或空穴）会在沟道中获得高能量，成为“热载流子”，这些高能量的载流子对晶体管的可靠性产生负面影响。高能量的热载流子可能与晶格碰撞，产生新的电子-空穴对，这种过程称为撞击电离。此外，热载流子可能会被注入到栅氧化层中，形成陷阱电荷或破坏氧化层结构，也会导致栅极电压漂移和漏电流增加，一般会导致阈值电压升高。热载流子还可能撞击硅-氧化层界面，生成新的界面态，这会增加晶体管的漏极电流，从而影响电路的静态功耗和稳定性。此外，由于热载流子的影响，晶体管的开关速度和驱动能力会下降，影响电路的整体性能。

NBTI主导的支持证据

这篇文章对一个90nm节点的pMOSFET进行了NBTI实验，在室温下对晶体管施加-2V的负栅压，每30分钟进行一次测量。图2展示了漏极偏压对NBTI的影响，其中DC为直流漏极偏压，10MHz为方波脉冲漏极偏压。显然，当施加漏极负偏压后，晶体管性能退化有着明显的增强。

在以往文献中，对具有长沟道的晶体管的性能退化的研究中，也出现过这种类似的漏极偏压依赖性。但是，先前报告的漏极偏压对 NBTI 影响的一个重要特征是，这些实验是在高漏极电压下进行的。在这种情况下，CHC 效应引起的退化非常显著。实际上，这些实验是在最大 CHC 条件下进行的，因此观察到的增强退化主要是由于 CHC 效应占主导，而不是纯粹的 NBTI 效应。对于这种现象有不同的解释，一些研究认为是 CHC 与 NBTI 相互作用造成的，另一些则认为是 CHC 和 NBTI 同时存在。但不管哪种解释，增强退化的真正原因显然是强CHC效应的存在。

作者想要在这里说明，对于他的实验，没有显著的 CHC 退化机制，只有 NBTI 一种退化机制。作者一共攒了5条证据：

文献中发现，当漏极偏置从 0V 增加到 -1V 时， NBTI 退化被逐步抑制了。然而，当漏极偏压继续增大时，就会出现转变。当漏极偏压超过一定值时， NBTI 退化又增强了，这种现象和 CHC 机制存在时的解释是一致的。尽管热载流子在低漏极偏压下也不会完全消失，但是在 -1V 漏极偏压以下，具有足够能量来克服氧化物屏障的热空穴数量非常少，以至于 CHC 可以忽略不计。在0至 -1V 范围内，漏极偏压的作用是降低漏端附近的垂直电场，从而导致 NBTI 效应减弱。随着漏极偏压的增加，CHC 迅速增加，并最终主导NBTI，导致晶体管的性能下降加剧。文献中报告的转折点大约在 -1V，即当漏极偏压开始大于硅带隙时。此时观察到 NBTI 效应受到了最强的抑制。然而，作者的实验数据反而显示出强烈的增强。图 3 显示了在不同漏极偏压下 10,000 秒电应力（室温下）后的 NBTI 退化数据。显然，在 0 到 -1V 的漏极偏压范围内，整个观察到的趋势与之前的结果相反。这提供了强有力的证据，表明作者没有观察到相同的现象。

此外，根据作者测出来的数据显示，当漏极偏压低至 -0.2V 时，性能下降会加剧，与文献数据形成了鲜明对比。文献数据要求至少 -2V 漏极偏压才能实现 NBTI 退化加剧。由于热载流子来自沟道载流子分布的高能尾部，因此它与漏极偏压密切相关。
可以使用碰撞电离率（衬底电流）来监测沟道热载流子。图 4 显示了 0.2微米n-沟道晶体管在 2V 栅极偏压下衬底电流与漏极偏压的关系。对于高于带隙的漏极偏压，碰撞电离率每伏大约变化六个数量级。低于带隙时，变化增加到每伏十个数量级。因此，-2V 下的 CHC 效应可能比 -0.2V 下的 CHC 效应大 14 个数量级。同样明显的是，在图 3 的漏极偏压范围内，CHC 效应完全可以忽略不计，NBTI 中观察到的增强与它无关。

作者认为他的数据本身可以找到进一步的证据来支持这个结论，即实验观察到的退化的加剧不是由于 CHC 效应造成的。众所周知，虽然 NBTI 和 CHC 的特征可能相似，但 CHC 的幂律指数是 NBTI 的两倍。如果 CHC 像在之前的所有研究中一样发挥重要作用，那么预计幂律指数会从纯 NBTI 机制作用的情况下有增加。图 2 中的数据清楚地表明，即使漏极偏置导致退化显著增加，幂律指数在有或没有漏极偏置的情况下仍保持不变。事实上，如果退化加剧是由于 CHC 造成的，应该可以预见退化加剧与漏极偏置呈指数关系。作者试图将图 3 中的数据拟合成指数函数，但失败了。
另一个证据可以从方波漏极偏置数据中找到。众所周知，NBTI 具有松弛行为，而 CHC 没有。如果 CHC 主导了退化的增加，那么DC漏极偏置下观察到的退化，将和具有相同幅度的方波漏极偏置作用两倍时间后的退化一致。但事实并非如此，如图 5 所示。

总而言之，综合以上所有证据，作者认为可以有把握地得出结论，即他们的结果是在 CHC 效应完全可以忽略的条件下获得的，并且实验中观察到的漏极偏置增强的 NBTI 退化与之前所有类似的研究都不同。既然确定了没有 CHC 效应的干扰，接下来，作者就可以分析到底是不是热效应起到了对 NBTI 退化增强的影响。

“热”效应的支持证据

作者文章里写到，既然我们已经证明我们观察到了一种全新的现象，那么观察到的退化增强是否与漏极结“加热”现象一致？接下来我们将证明它确实是一致的。作者给了3个证据，说明这种退化增强与漏极结”加热“现象是一致的。大体思路是改变不同的晶体管参数，然后确定不同参数下加热效应的强度，然后看看晶体管退化的趋势和加热强度的趋势变化是不是一致的。大体上，作者对于不同的参数都做了两种漏极偏压的实验，一种是零漏极偏压，作者认为这个时候没什么发热。一种是方波脉冲下的负漏极偏压，作者认为这个时候显著发热。这大体上也是符合逻辑的，毕竟是pMOSFET嘛。

如果退化增强是由于漏极结“加热”引起的，那么它必须随着漏极电流密度的增加而增加。可以通过研究沟道长度依赖的退化来检查这种影响。在相同的栅极和漏极偏置下，较短的沟道长度会导致更高的漏极电流密度，如图 6 所示。图 7 显示了沟道长度相关的晶体管退化。为了节省测量时间，一些数据是在更频繁的测量中断和更短的总应力时间下收集的。由于 NBTI 退化具有松弛现象，这些数据往往具有更高的斜率。可以看出，零漏极偏压的数据基本与沟道长度无关，而方波漏极偏压的数据显示出明显的沟道长度效应。较短的沟道长度会导致更大的增强退化，完全符合加热解释的预期。（物理栅极长度比沟道长度标签小 40nm。）

接下来看看沟道宽度对退化增强的影响。虽然漏极电流随沟道宽度线性增加（图 8），但漏极电流密度保持不变。乍一看，会认为沟道宽度对晶体管退化没有影响。但是，如果增强的退化确实是一种“热”效应，那么热源的形状会影响源附近点的“温度”。这种近场效应预测，较宽沟道的温度会更高，因为窄沟道器件的行为更接近点热源，而较宽沟道器件的行为更像线热源。图 9 显示了纯 NBTI（零漏极偏置）以及具有方波漏极偏置的增强 NBTI 中的沟道宽度效应。没有漏极偏置时，沟道宽度效应很弱，但这种效应非常小，以至于人们很容易得出相反的结论。然而，当存在漏极偏置时，沟道宽度效应要强得多，与“热”解释一致。比较图 9 的沟道宽度效应和图 7 的沟道长度效应，沟道宽度效应明显较弱。这也与“热”图一致，因为“温度”中的近场效应是次要效应，因此要小得多。此外，即使是最窄的沟道器件也不是真正的点源，因为宽度已经是沟道长度的 5 倍。因此，这里无法展示从 3-D 加热问题（点源）转变为 2-D 加热问题（线源）的全部效果。

“热”效应的更强有力的证据是漏极偏置频率相关的退化增强。如前面所讨论的，漏极偏置的存在实际上应该通过降低漏极端附近的垂直电场来抑制 NBTI。在没有 CHC 或“热”效应的情况下，减小的电场会导致 NBTI 退化减少。因此，当漏极偏置为方波时，假设“温度”保持不变，则 NBTI 退化在 ON 周期内应该较小，在 OFF 周期内应该较大。然而，“温度”在漏极偏置的整个周期内确实会发生变化，并且变化取决于周期的持续时间或漏极偏置的频率。图 10 显示了漏极偏置频率如何影响漏极偏置周期内“温度”变化的示意图。应该记住，“温度”在沟道中并不均匀，并且沟道不同部分的摆动大小也不同。在低频下， ON 周期会达到更高的“温度”，而 OFF 周期会降低到更低的“温度”。当频率增加时，”温度“ 的波动会减小，最终收敛到平均温度。在 ON 周期内，尽管“温度”更高，垂直电场却更低。在 OFF 周期内，尽管 “温度” 更低，垂直电场确较高。因此，不论是 ON 还是 OFF 周期，都有两种相反的机制在同时起作用。而只要这两个机制没有互相抵消，我们就应该可以观察到退化强度的频率依赖性。如果”温度“摆幅很小，那么垂直电场主导，我们应该可以观察到退化会随着漏极偏置频率的增加而增大。因为”温度“摆幅随着频率的增加而降低，实验必须在高频下进行。图11展示了频率对 NBTI 退化的影响，的确观察到了 NBTI 退化的频率依赖性。此外，可以明显地看到随着频率的增加，退化强度发生了饱和，和”温度“摆幅对退化强度的影响分析相一致。

等效退化温度

通过沟道长度、沟道宽度和漏极偏压频率效应，作者认为他们的漏极偏压增强 NBTI 退化的观察结果符合“热点”解释。剩下的问题是，这个“热点”到底有多“热”。由于整个沟道的“温度”高度不均匀，作者这里仅是过比较纯粹 NBTI 在高温下的退化情况来估算等效温度。图12显示了在不同漏极偏压下的NBTI退化，包括在 125℃ 下的纯粹NBTI。除了一个小的斜率差异外，125℃ 下的纯粹NBTI曲线与10MHz -1V 方波漏极偏压的曲线相似。基于这一基准，作者认为可以估算出，在 -1V 直流漏极偏压情况下，沟道中的有效“温度”在 150℃ 到175℃之间，或“温升”在 130℃ 到 155℃ 之间。此外，由于实际最高“温度”应该还会高于估计的“等效温度”，因此漏结处的“温度”很可能超过 200℃ 。

总之，作者通过实验表明，由于漏极结加热，存在比预期高得多的沟道温度。只有当晶体管栅极长度低于 100nm 时，这种影响才会突出。这与由于声子输运瓶颈而形成热点的理论预测一致。没有其他已知模型能够从仅耗散 1mW 的单个晶体管产生如此高的温度。瓶颈是由于占耗散能量 90% 的光学声子的低群速度造成的。需要碰撞才能将这些光学声子转换为主要导热的声学声子。在弹道区内，这种转换效率低下。因此，“热”点主要是非平衡光学声子或热声子的温度。该热点可以热增强对温度敏感晶体管退化机制的强度，例如 NBTI。文章表明，尽管之前在文献中报道过漏极偏置增强的 NBTI 退化，但这个工作观察到的是一种全新的现象，与导致所有先前报告的结果的 CHC 效应无关。文章表明，尽管声子分布在弹道区内不是宏观我们所理解的热分布，但仍会产生类似热分布的结果。随着晶体管尺寸进一步缩小和工作频率增加，这一新发现的可靠性问题预计将变得更加严重。该现象源于量子力学，完全是纳米级特有的。