薄绝缘栅和MOS电容

简介

Comsol的这些算例的确很适合学习一些内容.. https://cn.comsol.com/model/dc-characteristics-of-a-mos-transistor-mosfet-14609

晶体管的漏极电流可以通过沟道的电荷密度乘上运动速度得到， \[ I_D/W = \left|Q_n (V_{GS}, V_{DS})\right| \langle v_x(V_{GS}, V_{DS})\rangle \] 所以理解一个晶体管的行为就分成了两个部分，一部分是得到沟道里的电荷密度，这属于静电学的研究内容；另一部分就是研究这些电荷是怎么运动的，这属于对输运现象的研究，

薄绝缘栅这里，似乎栅极接触这里有三个量用来描述这个MIS结构，金属，绝缘层，半导体。一个粮食氧化物相对介电常数，在这个Comsol算例里设置的好像是4.5，另一个是氧化物厚度，设置的好像是30nm，另一个是金属功函数，这里设置的是4.1V，这三个量在何种程度上影响仿真的结果呢？这就要看薄栅接触的控制方程了喵喵。 \[ \vec{n}\cdot \epsilon \vec{E} = \frac{\epsilon_{ins}\epsilon_0}{d_{ins}}(V + \Phi - V_0 + V_{eq, adj}) \] 要理解这个公式，就必须理解MOSFET栅极部分这个东西是怎么推导的，这个需要结合Mark Lunstrum的课程和PPT进行学习。

为什么叫MIS呢？研究它是为了干什么呢？是为了研究表面电场效应。

在金属板与半导体间加电压时即可产生表面电场，即使这种简单结构，由于金属和半导体功函数的不同情况也可能时很复杂的。因此，先考虑理想情况。所谓理想情况，即MIS满足：

（1）金属与半导体间功函数差为0

（2）在绝缘层内没有任何电荷且绝缘层完全不导电

（3）绝缘体与半导体界面处不存在任何界面态

由于MIS结构实际上就是一个电容，因此当在金属与半导体之间加电压后，在金属与半导体相对的两个面上就要被充电。两者所带电荷符号相反，电荷分布情况也很不同。在金属中，自由电子密度很高，电荷基本上分布在一个原子层的厚度范围内。而在半导体中，由于自由电子密度很高，电荷必须分布在一定厚度的表面层内（这和PN结那个分布是一样的！），这个带电的表面层称作空间电荷区。

在空间电荷区内，从表面到内部电场逐渐减弱，到空间电荷区的另一端，场强减小到0。另一方面，空间电荷区的电势也要随着距离逐渐变化，这样，半导体表面相对体内就产生电势差，同时能带也发生弯曲。常称空间电荷层两端的电势差为表面势，以\(V_s\)表示之。规定，表面电势比内部高时，\(V_s\)为正，表面电势比内部低时，\(V_s\)为负。

我以后教学生的话，学习能带和迁移率这节，就让他们亲自动手写电子蒙特卡洛。学习MOS和接触这一节，就用开源软件或者Comsol让大家分析一下看一看MOSFET各部分到底是怎样设置的，最后到底得到了怎么样的结果。

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表面势及空间电荷区内电荷的分布情况随金属与半导体之间所加的电压\(V_G\)而变化，基本上可归纳为堆积、耗尽和反型三种情况。

  1. 堆积

    当金属与半导体间加负电压时，表面势\(V_s\)为负值，表面处能带向上弯曲，这样，表面层内就出现空穴的堆积而带正电荷，越接近表面空穴浓度越高。

  2. 耗尽

    当金属与半导体间加正电压时，表面势\(V_s\)为正值，表面处能带向下弯曲，这样，表面处空穴浓度将较体内空穴浓度低得多。

  3. 少子反型

    当正电压进一步增大时，表面出能带相对于体内进一步向下弯曲，表面出费米能级位置可能高于禁带中央能量\(E_i\)，意味着表面处电子浓度超过了空穴浓度，即形成与原来半导体衬底导电类型相反的一层，称作反型层。反型层发生在近表面处，从反型层到半导体内部还夹着一层耗尽层。

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这三张图的确很清楚，电荷是载流子和掺杂的共同作用，他们加和的净效果体现为空间电荷哈。

由高斯定理还可以求出导体表面附近的电场强度与该表面处电荷面密度的关系。由于导体内部电场强度为0，导体表面的电场强度与表面垂直，圆柱面的侧面与电场强度方向平行，所以通过下底面和侧面的电场通量都为0，通过该闭合曲面的总电场强度通量就等于通过圆柱面上地面的电场强度通量，应用高斯定理可以得到， \[ \iint \vec{E}\cdot d\vec{S} = E\Delta S = \frac{\sigma \Delta S}{\epsilon} \] 所以通过这个方式可以得到表面场强和表面电荷密度的关系，

表面空间电荷层的电荷面密度\(Q_s\)随表面势\(V_s\)的变化而变化，因此这相当于一电容效应。微分电容可由 \[ C_s = \left|\frac{\partial Q_s}{\partial V_s}\right| \] 求得，给出单位面积上的电容。其中\(V_s\)是表面势，就是相当于能带弯曲了多少。到这一步有没有任何近似？如果统计成立的话，到目前为止还没有近似，于是我们只要知道表面势了，就可以通过泊松方程弄出表面电场，就可以根据高斯定理得到表面电荷分布。

这里的 \[ n_p = n_{p0}\exp(\frac{qV}{k_0T}) \] 的\(n_{p0}\)就不是那个本征的载流子浓度了，而是体内平衡时的载流子浓度。

哦目前的假设是金属与半导体间的功函数差为0，所以如果不加外部电压的话，能带不会发生弯曲，整个费米能级自动就是平的。

哦高斯定理和泊松方程，的确是同一个物理事实的不同表示。

高斯公式说明向量场穿过曲面的通量，等于散度在曲面上围起来的体积上的积分。直观地，所有源点的和减去所有汇点的和，就是流出这区域的净流量。

在静电学里，就是 \[ \iiint \text{div}\vec{F} dv = \iint \vec{F}\cdot\vec{n} dS = \iiint \frac{\rho}{\epsilon} dv \] 所以在Comsol里这个边界的电位移的边界条件，实际上是基于高斯定理的电荷量的边界条件，而电荷量在另一个层级上，就是电容，电容乘电势就是电荷量，所以最后会有这种形式的方程等价关系。

在数字电路里，晶体管切换的频率是ps量级，而电子-声子碰撞的时间也是ps量级。

随着供电电压的降低，circuit delay会随之增大，信号从input传递到output的时间变大，导致了leakage energy也会随之增大了。

这个图倒是可以记住，但是真的理解了这张图的含义以及两种功耗的变化趋势嘛？为什么随着\(V_\text{DD}\)的增加，漏电功耗逐渐降低，而动态功耗逐渐上升，而且呈一个指数关系？

亚阈状态是MOSFET的一种重要工作状态，又称为MOSFET的亚阈值区。这是MOSFET的栅极电压\(V_\text{g}\)处于阈值电压\(V_\text{T}\)之下，又没有出现导电沟道的一种导电状态，即是\(V_\text{g} < V_\text{T}\)，表面势\(\Psi_s\approx \Psi_b\)费米势，即表面为弱反型的状态。这是还是有一股较小的电流通过器件，该电流称为亚阈电流。亚阈电流虽然较小，但是它却能够很好地收到栅极电压的控制，所以亚阈状态的MOSFET在低电压、低功耗应用时很有利，特别是在逻辑开关和存储器等大规模集成电路应用中非常受到人们的重视。

电流产生机理

MOSFET在没有出现表面沟道的情况下，它的源区（n）衬底（p）漏区（n）自然地构成了一个n-p-n双极型晶体管，基区宽度为沟道长度，而栅-源电压的作用，使得半导体表面发生弱反型，即导致衬底表面附近的电子能量降低；而源漏电压又在p型区表面附近处产生电子的漂移电场，导致源漏间的能带倾斜。

因为\(\Psi_s = V_{gs} - V_T\)，则MOSFET的亚阈电流为 \[ I_{dsub} \propto \exp(q\Psi_s/kT) \propto \exp(q\left[V_{gs} - V_T\right] / kT) \] 即输出的亚阈电流随着输入栅-源电压\(V_{gs}\)做指数式增大；并且在\(V_{ds} > 3kT/q\)时，亚阈电流与\(V_{ds}\)的关系不大，但在\(V_{gs} > V_T\)即\(\Psi_s > 2\Psi_{fb}\)即出现沟道时，则输出源-漏电流与\(V_{gs}\)间有线性或平方的关系，这属于正常的MOSFET传导的电流。

MOSFET的这种亚阈工作状态与其饱和状态相比，具有低电压和低功耗的优点，在逻辑应用中有很大的价值。所以，在超大规模集成电路中，虽然采用的基本器件是MOSFET，但是其工作的物理基础确实双极型晶体管原理。

亚阈工作状态的性能指标是亚阈值摆幅（Subthreshold Swing），亚阈值摆幅描述了在亚阈区域，使漏极电流增加或者减少一个数量级所需要的栅极电压变化。换言之，它描述了栅极电压改变时，晶体管从关闭状态到部分打开状态的敏感程度。亚阈值摆幅是一个重要的性能指标，因为它直接影响了晶体管的开关速度和功耗。理想情况下，我们希望亚阈值摆幅尽可能小，这样晶体管可以在较低的栅压变化下实现快速开关。较小的亚阈值摆幅意味着较低的静态功耗和较高的开关速度，这对于低功耗和高性能的集成电路设计至关重要。

亚阈值摆幅通常用mv/十倍对数表示，其中decade表示一个数量级。亚阈值摆幅的理论最小值是60mV/decade（在室温下），受到热噪声和玻尔兹曼常数的限制。实际上，大多数实际MOSFET的亚阈值摆幅会比这个理论值大。在现代电子设备中，随着晶体管尺寸的不断缩小和功耗要求的提高，亚阈值摆幅成为了一个越来越重要的性能指标。为了降低亚阈值摆幅，研究人员正在开发新的晶体管结构、材料和设计方法。例如，高介电常数（high-k）介质材料和金属栅极可以降低亚阈值摆幅，从而提高晶体管的性能。此外，一些先进的晶体管结构，例如FinFET和GAAFET，也有助于减小亚阈值摆幅，提高设备的开关速度和能效。

动态功耗与晶体管的开关速度有关，较小的亚阈值摆幅可以使晶体管更快地从开启到关闭状态。

改变栅压确实需要一定的时间。当你改变栅压时，晶体管内部的电荷分布需要重新调整以达到新的平衡状态。这个过程涉及电荷注入或排放，以及电场分布的变化，这些都需要一定的时间来完成。这个时间通常被称为晶体管的响应时间或转换时间。

响应时间的长短取决于多种因素，如晶体管的结构、材料和设计。其中一个关键因素是栅极和沟道之间的电容（称为栅极电容）。在给定的电流下，充电和放电电容所需的时间与电容值成正比。较大的栅极电容可能导致较长的响应时间，从而降低晶体管的开关速度。

为了减少响应时间，研究人员和工程师们正在开发新的晶体管结构和材料，以降低栅极电容和提高晶体管的开关速度。例如，FinFET（Fin型场效应晶体管）和Gate-All-Around（GAA，全包围栅极）晶体管设计可以有效地降低栅极电容，提高开关速度。此外，高介电常数（high-k）材料可以用于栅极介质层，以进一步减小栅极电容。

另一个关键因素是电荷迁移率，即电子和空穴在半导体中移动的速度。较高的电荷迁移率意味着电荷能更快地注入和排放，从而缩短晶体管的响应时间。通过改进半导体材料的质量和纯度，以及优化晶体管的制程工艺，可以提高电荷迁移率，从而提高晶体管的开关速度。

总之，改变栅压确实需要一定的时间，因为晶体管内部的电荷分布需要重新调整以达到新的平衡状态。通过降低栅极电容、提高电荷迁移率以及采用先进的晶体管结构和材料，可以减少响应时间并提高晶体管的开关速度。此外，优化半导体制程工艺和设计也对提高晶体管性能具有重要意义。

从空间分布的角度来考虑，这个公式就变成了 \[ P_{\mathrm{V}}=\boldsymbol{J} \cdot \boldsymbol{E}+(R-G)\left(E_{\mathrm{G}}+3 k_{\mathrm{B}} T\right) \]